TSMC já desenvolve processo de 2nm

A TSMC está otimista de que seu rendimento de produção de teste de risco no segundo semestre de 2023 pode chegar a 90%. A cadeia de abastecimento também revelou que, ao contrário dos processos de 3nm e 5nm que usam FinFET, o processo de 2nm da TSMC usa uma nova arquitetura de transistor de efeito de campo de canal de várias pontes denominado MBCFET.

A TSMC estabeleceu uma equipe de P&D de projeto de 2nm no ano passado para encontrar um caminho viável para o desenvolvimento. Considerando o custo, a compatibilidade do equipamento, a maturidade da tecnologia e o desempenho, o processo de 2nm adota a arquitetura MBCFET baseada no processo surround gate (GAA). Isso resolve o limite físico de vazamento de controle de corrente do FinFET devido ao encolhimento do processo.

A TSMC revelou anteriormente que sua P&D e produção de 2 nm serão em Baoshan e Hsinchu. Também está planejando quatro fábricas de "wafer" ultra-largos de P1 a P4, cobrindo uma área de mais de 90 hectares.

Olhando para o progresso atual de Pesquisa e Desenvolvimento de 2nm da TSMC, ele deve entrar em produção de teste de risco em 2023 e produção em massa em 2024. Um tempo curto para um salto tecnológico tão significativo.

Transistores são a chave para a inovação

Os transistores são a chave para inovar os processos de fabricação de semicondutores avançados. Por exemplo, no estágio de 45 nm, a indústria introduziu o processo high-k isolating layer / metal gate (HKMG).

O processo de camada isolante / porta metálica high-k de segunda geração foi introduzido a 32 nm. No entanto, quando o tamanho do transistor é inferior a 25 nm, o tamanho do tubo de efeito de campo plano tradicional não pode ser reduzido.

O Fin Field-Effect Transistor (FinFET) inventado pelo professor Hu Zhengming, da Universidade da Califórnia em Berkeley, resolve esse problema. A ideia principal é fazer o transistor de efeito de campo tridimensional. Este novo transistor semicondutor de óxido de metal complementar pode melhorar o controle do circuito e reduzir a corrente de fuga.

Graças à invenção do FinFET, a Intel lançou um FinFET comercial de 22 nm em 2011. Desde então, a indústria FinFET avançou o processo de fabricação de semicondutores de 22 nm para 5 nm hoje. No entanto, o processo de 5 nm reduziu o transistor ao nível atômico. O diâmetro dos átomos de silício é de 0,117 nm, e 3 nm tem quase o comprimento de 25 átomos de silício conectados de ponta a ponta.

Para continuar o processo de miniaturização de semicondutores, novas tecnologias precisam ser introduzidas. O GAA (Gate-all-around, around the gate) adotado pelo TSMC 2nm também é chamado de GAAFET. Tem o mesmo conceito dos FinFETs. A diferença é que a porta do GAA envolve o canal. De acordo com diferentes designs, o GAA também possui diferentes formas. As quatro tecnologias principais atuais são nanofios, aletas de ponte de múltiplas vias com estrutura semelhante a uma folha, nanofios de seção transversal hexagonal e nanorings.

A tecnologia GAA introduzida pela Samsung é o Multi-Bridge Channel FET (MBCFET), que é uma aleta de ponte multicanal com uma estrutura semelhante a uma placa. Na adoção da tecnologia GAA, a Samsung é ainda mais radical. É relatado que a Samsung 3nm apresentará o GAA para aumentar o desempenho do processo de 3nm em 35% e reduzir o consumo de energia em 50% em comparação com 7nm. No entanto, a TSMC não irá introduzir a tecnologia GAA até 2nm.

O GAA pode trazer redução de desempenho e consumo de energia, mas o custo também é muito alto. O custo do processo de 28 nm é de US$62,9 milhões, e 5 nm aumentará para US$476 milhões. A Samsung afirma que o custo de seu 3nm GAA pode ultrapassar US$500 milhões.